Nod 3nm generasi ketiga TSMC berada di landasan yang betul, dan N3p akan dihasilkan secara besar-besaran pada tahun ini
TSMC berjaya menggunakan teknologi proses peringkat 3nm generasi kedua untuk menghasilkan cip pada suku keempat tahun 2023, mencapai kejayaan yang dirancang.Syarikat kini sedang bersedia untuk menghasilkan prestasi massa yang meningkatkan cip N3P untuk nod ini.TSMC mengumumkan di Simposium Teknologi Eropah bahawa ini akan berlaku pada separuh kedua tahun 2024.
Proses N3E telah memasuki pengeluaran besar -besaran seperti yang dijadualkan, dan ketumpatan kecacatan adalah setanding dengan proses N5 semasa pengeluaran besar -besaran pada tahun 2020. TSMC menerangkan hasil N3E sebagai "hebat", dan pada masa ini satu -satunya pemproses menggunakan N3E - Apple M4- mempunyai dengan ketaraMeningkatkan bilangan transistor dan kelajuan jam operasi berbanding dengan M3 berdasarkan teknologi N3.
Seorang eksekutif TSMC berkata pada majlis itu, "N3E memulakan pengeluaran besar -besaran seperti yang dirancang pada suku keempat tahun lepas. Kami telah melihat prestasi pengeluaran yang sangat baik dari produk pelanggan kami, jadi mereka memasuki pasaran seperti yang dirancang."
Seorang eksekutif TSMC berkata pada majlis itu, "N3E memulakan pengeluaran besar -besaran seperti yang dirancang pada suku keempat tahun lepas. Kami telah melihat prestasi pengeluaran yang sangat baik dari produk pelanggan kami, jadi mereka memasuki pasaran seperti yang dirancang."
Perincian utama proses N3E adalah penyederhanaannya berbanding proses N3 generasi pertama TSMC (juga dikenali sebagai N3b).Dengan mengeluarkan beberapa lapisan yang memerlukan litografi EUV dan mengelakkan sepenuhnya penggunaan corak ganda EUV, N3E mengurangkan kos pengeluaran, meluaskan tetingkap proses, dan meningkatkan hasil.Walau bagaimanapun, perubahan ini kadang-kadang mengurangkan ketumpatan transistor dan kecekapan kuasa, satu perdagangan yang dapat dikurangkan melalui pengoptimuman reka bentuk.
Ke depan, proses N3P menyediakan skala optik untuk N3E dan juga menunjukkan kemajuan yang menjanjikan.Ia telah meluluskan pensijilan kelayakan yang diperlukan dan menunjukkan prestasi hasil dekat dengan N3E.Evolusi seterusnya portfolio teknologi TSMC bertujuan untuk meningkatkan prestasi sehingga 4% atau mengurangkan penggunaan kuasa sebanyak kira -kira 9% pada kelajuan jam yang sama, sementara juga meningkatkan ketumpatan transistor cip konfigurasi reka bentuk hibrid sebanyak 4%.
N3P mengekalkan keserasian dengan modul IP N3E, alat reka bentuk, dan kaedah, menjadikannya pilihan yang menarik untuk pemaju.Kesinambungan ini memastikan bahawa kebanyakan reka bentuk cip baru (cip) dijangka beralih dari menggunakan N3E ke N3P, memanfaatkan prestasi dan kecekapan kos yang lebih baik.
Kerja penyediaan pengeluaran akhir untuk N3P dijangka berlaku pada separuh kedua tahun ini, apabila ia akan memasuki peringkat HVM (pengeluaran besar -besaran).TSMC mengharapkan pereka cip untuk menggunakannya dengan segera.Memandangkan prestasi dan kelebihan kosnya, N3P dijangka disukai oleh pelanggan TSMC, termasuk Apple dan AMD.
Walaupun tarikh pelancaran tepat cip berasaskan N3P masih tidak menentu, diharapkan pengeluar utama seperti Apple akan menggunakan teknologi ini dalam siri pemproses mereka menjelang 2025, termasuk SOC untuk telefon pintar, komputer peribadi, dan tablet.
"Kami juga berjaya menyampaikan teknologi N3P," kata eksekutif TSMC."Ia telah disahkan dan prestasi hasilnya hampir dengan N3E. (Teknologi Proses) juga telah menerima wafer dan pengeluaran pelanggan produk akan bermula pada separuh kedua tahun ini. Oleh kerana N3P (PPA Advantage), kami menjangkakan sebahagian besarnyawafer pada N3 untuk mengalir ke arah N3p. "
Ke depan, proses N3P menyediakan skala optik untuk N3E dan juga menunjukkan kemajuan yang menjanjikan.Ia telah meluluskan pensijilan kelayakan yang diperlukan dan menunjukkan prestasi hasil dekat dengan N3E.Evolusi seterusnya portfolio teknologi TSMC bertujuan untuk meningkatkan prestasi sehingga 4% atau mengurangkan penggunaan kuasa sebanyak kira -kira 9% pada kelajuan jam yang sama, sementara juga meningkatkan ketumpatan transistor cip konfigurasi reka bentuk hibrid sebanyak 4%.
N3P mengekalkan keserasian dengan modul IP N3E, alat reka bentuk, dan kaedah, menjadikannya pilihan yang menarik untuk pemaju.Kesinambungan ini memastikan bahawa kebanyakan reka bentuk cip baru (cip) dijangka beralih dari menggunakan N3E ke N3P, memanfaatkan prestasi dan kecekapan kos yang lebih baik.
Kerja penyediaan pengeluaran akhir untuk N3P dijangka berlaku pada separuh kedua tahun ini, apabila ia akan memasuki peringkat HVM (pengeluaran besar -besaran).TSMC mengharapkan pereka cip untuk menggunakannya dengan segera.Memandangkan prestasi dan kelebihan kosnya, N3P dijangka disukai oleh pelanggan TSMC, termasuk Apple dan AMD.
Walaupun tarikh pelancaran tepat cip berasaskan N3P masih tidak menentu, diharapkan pengeluar utama seperti Apple akan menggunakan teknologi ini dalam siri pemproses mereka menjelang 2025, termasuk SOC untuk telefon pintar, komputer peribadi, dan tablet.
"Kami juga berjaya menyampaikan teknologi N3P," kata eksekutif TSMC."Ia telah disahkan dan prestasi hasilnya hampir dengan N3E. (Teknologi Proses) juga telah menerima wafer dan pengeluaran pelanggan produk akan bermula pada separuh kedua tahun ini. Oleh kerana N3P (PPA Advantage), kami menjangkakan sebahagian besarnyawafer pada N3 untuk mengalir ke arah N3p. "